欧宝体育官网登录:CSP技术简介

　　在电子应用技术智能化，多媒体化，网络化的发展趋势下，CSP技术应运而生。随着各学科领域的协调发展，CSP在90年代 得到迅速发展和普及，并成为电子装联技术的主流。它不仅变革了传统电子电路组装的概念，其密度化，高速化，标准化等特 点在电路组装技术领域占了绝对的优势。对于推动当代信息产业的发展起了重要的作用，并成为制造现代电子产品必不可少的 技术之一。目前，它已经浸透到各个行业，各个领域，应用十分广泛。

　　对于CSP，有多种定义：日本电子工业协会把CSP定义为芯片面积与封装体面积之比大于80％的封装；美国国防部元器件供 应中心的J-STK-012标准把CSP定义为LSI封装产品的面积小于或等于LSI芯片面积的120％的封装；松下电子工业公司将之定 义为LSI封装产品的边长与封装芯片的边长的差小于Imm的产品等。这些定义虽然有些差别，但都指出了CSP产品的主要特 点：封装体尺寸小。

　　如今人们常见的一种关键技术是CSP(芯片尺寸封装)。CSP技术的魅力在于它具有诸多优点，如减小封装尺寸、增加针数、功 能⁄性能增强以及封装的可返工性等。CSP的高效优点体现在：用于板级组装时，能够跨出细间距（细至0.075mm）周边封装 的界限，进入较大间距（1，0.8，0.75，0.5，0.4mm）区域阵列结构。已有许多CSP器件在消费类电信领域应用多年了，人 们普遍认为它们是SRAM与DRAM、中等针数ASIC、快闪存储器和微处理器领域的低成本解决方案。CSP可以有四种基本特 征形式：即刚性基、柔性基、引线框架基和晶片级规模。CSP技术可以取代SOIC和QFP器件而成为主流组件技术。CSP组装 工艺有一个问题，就是焊接互连的键合盘很小。通常0.5mm间距CSP的键合盘尺寸为0.250～0.275mm。如此小的尺寸，通过 面积比为0.6甚至更低的开口印刷焊膏是很困难的。不过，采用精心设计的工艺，可成功地进行印刷。而故障的发生通常是因 为模板开口堵塞引起的焊料不足。板级可靠性主要取决于封装类型，而CSP 器件平均能经受-40～125℃的热周期800～1200 次，可以无需下填充。然而，如果采用下填充材料，大多数CSP的热可靠性能增加300%。CSP器件故障一般与焊料疲劳开裂 有关。

　　根据J-STD-012标准的定义，CSP是指封装尺寸不超过裸芯片1.2倍的一种先进的封装形式。CSP 实际上是在原有芯片封装技 术尤其是BGA小型化过程中形成的，有人称之为µBGA（微型球栅阵列，现在仅将它划为CSP的一种形式），因此它自然地具 有BGA封装技术的许多优点。

　　(1)封装尺寸小，可满足高密封装 CSP是目前体积最小的VLSI封装之一。

　　一般地，CSP封装面积不到0.5mm节距QFP的 1/10，只有BGA的1/3~1/10。在各种相同尺寸的芯片封装中，CSP可容纳的引

　　脚数最多，适宜进行多引脚数封装，甚至可以应用在I/O数超过2000 的高性能芯片上。例如，引脚节距为0.5mm，封装尺寸为 40×40的QFP，引脚数最多为304根，若要增加引脚数，只能减小引脚节距，但在传统工艺条件下，QFP难以突破0.3mm的技 术极限；与 CSP相提并论的是BGA封装，它的引脚数可达600~1000根，但值得重视的是，在引脚数相同的情况下，CSP的 组装远比BGA容易。

　　（2）电学性能优良 CSP的内部布线mm）比QFP或BGA的布线长度短得多，寄生引线mΩ)、 引线开关噪声只有DIP（双列直插式封装）的1/2。这些主要电学性能指标已经接近裸芯片的水平，在时钟频率已超过双G的高 速通信领域，LSI芯片的CSP将是十分理想的选择。

　　(3)测试、筛选、老化容易MCM技术是当今最高效、最先进的高密度封装之一，其技术核心是采用

　　裸芯片安装，优点是无内部芯片封装延迟及大幅度提高了组件封装密度，因此未来市场令人乐观。但它的裸芯片测试、筛选、 老化问题至今尚未解决，合格裸芯片的获得比较困难，导致成品率相当低，制造成本很高；而CSP则可进行全面老化、筛 选、测试，并且操作、修整方便，能获得真正的KGD芯片，在目前情况下用CSP替代裸芯片安装势在必行。

　　（4）散热性能优良 CSP封装通过焊球与PCB板的接触面积小，使芯片向PCB板散热就相对困难。

　　同时，CSP芯片正面向下安装，可以从背面散热，且散热效果良好，10mm×10mm CSP的热阻为35℃

　　/W，而TSOP、QFP的热阻则可达40℃/W。若通过散热片强制冷却，CSP的热阻可降低到4.2，而QFP的则为11.8。

　　（5）封装内无需填料大多数CSP封装中凸点和热塑性粘合剂的弹性很好，不会因晶片与基底热膨胀系数不同而造成应力，因 此也就不必在底部填料(underfill)，省去了填料时间和填料费用，这在传统的SMT封装中是不可能的。

　　（6）制造工艺、设备的兼容性好 CSP与现有的SMT工艺和基础设备的兼容性好，而且它的引脚间距完全符合当前使用的 SMT标准（0.5~1mm），无需对PCB进行专门设计，而且组装容易，因此完全可以利用现有的半导体工艺设备、组装技术组 织生产。

　　CSP的结构主要有4部分：IC芯片，互连层，焊球（或凸点、焊柱），保护层。互连层是通过载带自动焊接（TAB）、引线键 合（WB）、倒装芯片（FC）等方法来实现芯片与焊球（或凸点、焊柱）之间内部连接的，是CSP封装的关键组成部分。

　　目前全球有50多家IC厂商生产各种结构的CSP产品。根据目前各厂商的开发情况，可将CSP封装分为下列5种主要类别：

　　（1）柔性基板封装（Flex Circuit Interposer）由美国Tessera公司开发的这类CSP封装的基本结构如图2所示。主要由IC芯 片、载带（柔性体）、粘接层、凸点（铜/镍）等构成。载带是用聚酰亚胺和铜箔组成。它的主要特点是结构简单，可靠性 高，安装方便，可利用原有的TAB （Tape Automated Bonding）设备焊接。

　　(2）刚性基板封装（Rigid Substrate Interposer）由日本Toshiba公司开发的这类CSP封装,实际上就是一种陶瓷基板薄型封 装，其基本结构见图3。它主要由芯片、氧化铝（Al2O 3）基板、铜（Au）凸点和树脂构成。通过倒装焊、树脂填充和打印3 个步骤完成。它的封装效率（芯片与基板面积之比）可达到75％，是相同尺寸的 TQFP的2.5倍。

　　两种形式，将芯片安装在引线框架上，引线框架作为外引脚，因此不需要制作焊料凸点，可实现芯片与外部的互连。它通常分 为Tape-LOC和MF-LOC 两种形式。

　　（4）圆片级CSP封装（Wafer-Level Package）由ChipScale公司开发的此类封装。它是在圆片前道工序完成后，直接对圆片 利用半导体工艺进行后续组件封装，利用划片槽构造周边互连，再切割分离成单个器件。WLP主要包括两项关键技术即再分 布技术和凸焊点制作技术。它有以下特点：①相当于裸片大小的小型组件（在最后工序切割分片）；②以圆片为单位的加工成 本（圆片成本率同步成本）；

　　(5)微小模塑型CSP (Minute Mold) 由日本三菱电机公司开发的CSP结构如图6所示。它主要由IC芯片、模塑的树脂和凸点等构 成。芯片上的焊区通过在芯片上的金属布线与凸点实现互连，整个芯片浇铸在树脂上，只留下外部触点。这种结构可实现很高 的引脚数，有利于提高芯片的电学性能、减少封装尺寸、提高可靠性，完全可以满足储存器、高频器件和逻辑器件的高I/O数 需求。同时由于它

　　除以上列举的5类封装结构外，还有许多符合 CSP定义的封装结构形式如µBGA、焊区阵列CSP、叠层型CSP（一种多芯片三 维封装）等。

　　尽管CSP具有众多的优点，但作为一种新型的封装技术，难免还存在着一些不完善之处。

　　○1标准化每个公司都有自己的发展战略，任何新技术都会存在标准化不够的问题。尤其当各种不同形式的CSP融入成熟产品 中时，标准化是一个极大的障碍。例如对于不同尺寸的芯片，目前有多种CSP 形式在开发，因此组装厂商要有不同的管座和 载体等各种基础材料来支撑，由于器件品种多，对材料的要求也多种多样，导致技术上的灵活性很差。另外没有统一的可靠性 数据也是一个突出的问题。CSP 要获得市场准入，生产厂商必须提供可靠性数据,以尽快制订相应的标准。CSP迫切需要标准 化，设计人员都希望封装有统一的规格，而不必进行个体设计。为了实现这一目标，器件必须规范外型尺寸、电特性参数和引 脚面积等，只有采用全球通行的封装标准，它的效果才最理想。

　　○2可靠性可靠性测试已经成为微电子产品设计和制造一个重要环节。CSP常常应用在VLSI芯片的制备中，返修成本比低端的 QFP要高，CSP的系统可靠性要比采用传统的SMT封装更敏感，因此可靠性问题至关重要。虽然汽车及工业电子产品对封装 要求不高，但要能适应恶劣的环境，例如在高温、高湿下工作，可靠性就是一个主要问题。另外，随着新材料、新工艺的应 用，传统的可靠性定义、标准及质量保证体系已不能完全适用于CSP开发与制造，需要有新的、系统的方法来确保CSP 的质 量和可靠性，例如采用可靠性设计、过程控制、专用环境加速试验、可信度分析预测等。可以说，可靠性问题的有效解决将是 CSP成功的关键所在。

　　○3成本价格始终是影响产品（尤其是低端产品）市场竞争力的最敏感因素之一。尽管从长远来看，更小更薄、高性价比的 CSP封装成本比其他封装每年下降幅度要大，但在短期内攻克成本这个障碍仍是一个较大的挑战。

　　目前CSP是价格比较高，其高密度光板的可用性、测试隐藏的焊接点所存在的困难（必须借助于X 射线机）、对返修技术的 生疏、生产批量大小以及涉及局部修改的问题，都影响了产品系统级的价格比常规的BGA器件或TSOP／TSSOP／SSOP器 件成本要高。但是随着技术的发展、设备的改进，价格将会不断下降。目前许多制造商正在积极采取措施降低CSP价格以满 足日益增长的市场需求。

　　随着便携产品小型化、OEM（初始设备制造）厂商组装能力的提高及硅片工艺成本的不断下降，圆片级CSP封装又是在晶圆 片上进行的，因而在成本方面具有较强的竞争力，是最具价格优势的CSP封装形式，并将最终成为性能价格比最高的封装。

　　此外，还存在着如何与CSP配套的一系列问题，如细节距、多引脚的PWB微孔板技术与设备开发、CSP在板上的通用安装技 术等，也是目前CSP厂商迫切需要解决的难题。

　　○1技术走向终端产品的尺寸会影响便携式产品的市场同时也驱动着CSP的市场。要为用户提供性能最高和尺寸最小的产 品，CSP是最佳的封装形式。顺应电子产品小型化发展的的潮流，IC制造商正致力于开发0.3mm甚至更小的、尤其是具有尽 可能多I/O数的CSP产品。据美国半导体工业协会预测，目前CSP最小节距相当于2010年时的BGA水平（0.50 mm），而2010 年的CSP最小节距相当于目前的倒装芯片（0.25 mm）水平。

　　由于现有封装形式的优点各有千秋，实现各种封装的优势互补及资源有效整合是目前可以采用的快速、低成本的提高IC产品性 能的一条途径。例如在同一块PWB上根据需要同时纳入SMT、DCA，BGA，CSP封装形式（如EPOC技术）。目前这种混合 技术正在受到重视，国外一些结构正就此开展深入研究。

　　对高性价比的追求是圆片级CSP被广泛运用的驱动力。近年来WLP封装因其寄生参数小、性能高且尺寸更小（己接近芯片本 身尺寸）、成本不断下降的优势，越来越受到业界的重视。WLP从晶圆片开始到做出器件，整个工艺流程一起完成，并可利 用现有的标准SMT设备，生产计划和生产的组织可以做到最优化；硅加工工艺和封装测试可以在硅片生产线上进行而不必把 晶圆送到别的地方去进行封装测试；测试可以在切割CSP封装产品之前一次完成，因而节省了测试的开支。总之，WLP 成为 未来CSP 的主流已是大势所驱[13~15]。

　　○2应用领域 CSP封装拥有众多TSOP和BGA封装所无法比拟的优点，它代表了微小型封装技术发展的方向。一方面，CSP将 继续巩固在显示屏显示器件等方面将会大有作为，例如受数字化技术驱动，便携产品厂商正在扩大CSP在DSP中的应用，美 国TI公司生产的CSP封装DSP产品目前已达到90％以上。

　　此外，CSP在无源器件的应用也正在受到重视，研究表明，CSP的电阻、电容网络由于减少了焊接连接数，封装尺寸大大减 小，且可靠性明显得到改善。

　　○3市场预测 CSP技术刚形成时产量很小，1998年才进入批量生产，但近两年的发展势头则今非昔比，2002年的销售收入已 达10.95亿美元，占到IC市场的5%左右。国外权威机构“Electronic Trend Publications”预测，全球CSP的市场需求量年内将达 到64.81亿枚，2004年为88.71亿枚， 2005年将突破百亿枚大关，达103.73亿枚，2006年更可望增加到126.71亿枚。尤其在 存储器方面应用更快，预计年增长幅度将高达54.9%。

　　集成电路(IC)包装的功能是提供芯片上的接合片与PCB上的通孔或者附着焊盘的空间转化。在通孔(through-hole)包装的时代，

　　外包装引脚的间距通常是 100-mils(2.54mm)。表面贴装技术将周围引脚型包装的引脚间距推到 0.5 mm，现在是 0.4 mm。通 过减少引脚间距到 0.3mm 来将包装密度提得更高，已经遇到了严重的阻力。用BGA技术，将周围引脚包装转换成面积排列， 它提供豁然放松间距的一个新的替代方法。 在过去二十到三十年里发展的各种包装中，揭示了一个不变的趋势：包装越来越难达到其空间转化的 功能。我们可以进行一个比较，一边是使用双排引脚框，从芯片到板上大量的输出端数；另一边是采用塑料球栅阵列(PBGA) 包装，基板上高密度的布线。 CSP的出现带来甚至更大的困难。前面的包装提供从芯片模到外引脚的输出端数。可是，对于一个与芯片模相同尺寸的 CSP，不存在包装内输出端的机会；相反，从接合焊盘到外部连接的输入端是必要的。甚至对一个比芯片模尺寸稍大的 CSP，输出端可用的空间也十分有限。因此，多数CSP是通过非传统的方法，如柔性电路，构造的，因为引脚框和印刷电路 基板是不能达到所要求的高布线密度。虽然包装内部的布线问题可通过构造方法解决，包装外的布线.CSP技术的障碍 （1）PCB技术 CSP的基本问题是硅技术进步比PCB技术更快。所有外部引脚不得不限制在芯片模的外形内或者外面。随着硅处理技术 的相继产生，芯片模缩小，外部引脚不可避免地缩小到超出传统的FR-4的布线mm间距上排列的 CSP的电路板布线，显示它可以用合理的标准FR-4设计 规则在一层上布线。可是，如果该CSP的间距由0.65mm 减少到0.5mm，那么需要更进取的设计规则。在相同的 0.65mm间距上为更高引脚数的包装布线也是昂贵的，因 为有必要使用不只一个布线层、可能用到盲孔(blind via) 因此，今天对CSP的需求多数局限在低引脚数的元件，如 内存，间距范围是0.65mm~0.80mm。四周引脚的CSP可 达到0.5mm的间距，可是，这些本来就局限于低引脚数。 当然，CSP的布线的相对粗糙的设计规则所出现的唯一问题。小型化要求更细的线与空隔和更小的通路 孔(via)，简单地减少电路板“不动产”。因此，PCB工业正投入大量资金在有组合层和微型通路孔(microvia)的先进电路板技 术，特别是在日本。随着具有先进电路板技术的产品变得越来越盛行，它们将使更复杂的CSP进入使用。可是，FR-4仍保持 现在的

　　标准，由于其低成本。 （2）成本 图二显示一个世界范围内CSP产量的预告。今天的产量 - 在总

　　IC量的大约0.05% - 很低。对接受CSP的另一个障碍是成本。CSP的

　　本结构，应该最终匹敌那些基于引脚框的包装，如TSOP(thin small outline package)。图三显示未来成本的一个预测。

　　将影响成本降低速度的因素是在研究开发和设备中的初始投资的回报有多快。产量达到形成规模效应的那一点的速度有多快， 也将影响成本。

　　第三个主要障碍是板的装配工艺。评估技术成熟性和开发基础设施的一个有效方法是通过一个在“食物链”中涉及关键角色的工 作合作伙伴。为了调查研究CSP的准备状态，成立了一个合作小组：AMD公司提供硅与包装、Hadco和Zycon公司(在该工程 项目期间是两间分开的公司)提供板、Solectron公司提供板的设计和装配技术、还有Tessera公司提供包装技术(µBGA?)。

　　到现在为止，传统的BGA已经在工业中得到“临界质量(critical mass)”的接受，由于易于电路板装配而得到加速。其焊接附着的 最具戏剧性的方面是在回流期间锡球的自我对中(self-centering)。因为微型BGA也有一个阵列的锡球，它也会分享这个有利的 特性。另一方面，锡球较小(0.3mm和大约0.65mm 比较)，间距更细小(0.5mm ~ 0.75mm 与1.0mm ~ 1.27mm比较)。合作小组 的目标是要建立这些特性的最终结果。

　　今天对CSP的应用都可能是诸如内存这样的低引脚数的元件和诸如微处理器之类的中等引脚数的元件(达到大约200)。因此， 合作小组课题的一个目标是评估这些包装的可制造性，特别是一种设计用于闪存的44引脚的微型BGA，和一种188个输入输出 的试验包装。内存所采用的两种间距是 0.65mm 和 0.75mm，两种都得到评估。那个188-I/O的试验包装是0.5 mm 间距的。

　　CSP应用大多数都可能包括各种其它的包装。为了探讨在制造合格率和为制造而设计设计(DFM, design for manufacturing)方 面的问题，一个试验载体应该包括各种元件的混合和应该是双面的。表一列出了可选择的元件。

　　电路板是传统的FR-4，与大多数今天便携式产品一致。包括该0.5mm间距的、188引脚的微型BGA包装的基本原因 - 虽然用传 统的FR-4很难布线 - 是要评估是否电路板装配工艺可以就这样延伸应用到该包装，因此表示未来发展已经就绪。所有元件都 是用串级链式的结构内部接合的，符合电路板上的串级链布局。因此，检查每个焊接点的电气连续性成为可能。板是用两种表 面处理制造的：有机焊锡保护层(OSP, organic solder protectant)和镍/金涂层；HASL是不适合于这些密间距(fine pitch)元件 的。

　　CSP封装内存不但体积小，同时也更薄，其金属基板到散热体的最有效散热路径仅有0.2毫米，大大提高了内存芯片在长时间 运行后的可靠性，线路阻抗显著减小，芯片速度也随之得到大幅度提高。

　　CSP封装内存芯片的中心引脚形式有效地缩短了信号的传导距离，其衰减随之减少，芯片的抗干扰、抗噪性能也能得到大幅 提升，这也使得CSP的存取时间比BGA改善15%-20%。在CSP的封装方式中，内存颗粒是通过一个个锡球焊接在PCB板上， 由于焊点和PCB板的接触面积较大，所以内存芯片在运行中所产生的热量可以很容易地传导到PCB板上并散发出去。CSP封 装可以从背面散热，且热效率良好，CSP的热阻为35℃/W，而TSOP热阻40℃/W。

　　CSP技术是在电子产品的更新换代时提出来的，它的目的是在使用大芯片(芯片功能更多，性能更好，芯片更复杂)替代以前的 小芯片时，其封装体占用印刷板的面积保持不变或更小。正是由于CSP产品的封装体小、薄，因此它的手持式移动电子设备 中迅速获得了应用。在1996年8月，日本Sharp公司就开始了批量生产CSP产品；在1996年9月，日本索尼公司开始用日本TI 和NEC公司提供的CSP产品组装摄像机；在1997年，美国也开始生产CSP产品。世界上有几十家公司可以提供CSP产品，各 类CSP产品品种多达一百种以上。

　　CSP产品的品种很多，封装类型也很多，因而具体的封装工艺也很多。不同类型的CSP产品有不同的封装工艺，一些典型的 CSP产品的封装工艺流程如下：

　　柔性基片CSP产品，它的芯片焊盘与基片焊盘问的连接方式可以是倒装片键合、TAB键合、引线键合。采用的连接方式不 同，封装工艺也不同。

　　圆片→二次布线(焊盘再分布) →(减薄)形成凸点→划片→倒装片键合→模塑包封→(在基片上安装焊球) →测试、筛选→激光打标

　　圆片→(在圆片上制作凸点)减薄、划片→TAB内焊点键合(把引线键合在柔性基片上) →TAB键合线切割成型→TAB外焊点键合→ 模塑包封→(在基片上安装焊球)

　　圆片→减薄、划片→芯片键合→引线键合→模塑包封→(在基片上安装焊球) →测试、筛选→激光打标

　　硬质基片CSP产品封装工艺与柔性基片的封装工艺一样，芯片焊盘与基片焊盘之间的连接也可以是倒装片键合、TAB键合、 引线键合。它的工艺流程与柔性基片CSP的完全相同，只是由于采用的基片材料不同，因此，在具体操作时会有较大的差 别。

　　引线框架CSP产品的封装工艺与传统的塑封工艺完全相同，只是使用的引线框架要小一些，也要薄一些。因此，对操作就有 一些特别的要求，以免造成框架变形。引线框架CSP产品的封装工艺流程如下：

　　圆片→减薄、划片→芯片键合→引线键合→模塑包封→电镀→切筛、引线成型→测试→筛选→激光打标

　　圆片→二次布线→减薄→在圆片上制作接触器→接触器电镀→测试、筛选→划片→激光打标

　　圆片→二次布线→减薄→在圆片上制作焊球→模塑包封或表面涂敷→测试、筛选→划片→激光打标

　　圆片→减薄、划片→芯片键合→引线键合→包封→在基片上安装焊球→测试→筛选→激光打标采用引线键合的CSP产品，下面一 层的芯片尺寸最大，上面一层的最小。芯片键合时，多层芯片可以同时固化(导电胶装片)，也可以分步固化；引线键合时，先 键合下面一层的引线，后键合上面一层的引线。

　　圆片→二次布线→减薄、制作凸点→划片→倒装键合→(下填充)包封→在基片上安装焊球→测试→筛选→激光打标

　　在叠层CSP中，如果是把倒装片键合和引线键合组合起来使用。在封装时，先要进行芯片键合和倒装片键合，再进行引线键 合。

　　本论文主要介绍的是SMT的最新技术中的CSP技术，介绍了CSP技术在将来的运用中将会遇到的障碍，也介绍了总体的SMT 技术在未来运用的领域。论文内容比较丰富，实用性较强，对以后的工作有一定的参考价值。

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